[menuju akhir]
1. Tujuan [kembali]
* Mempelajari dan Memahami konfigurasi rangkaian Cascading Counters.
* Memahami cara pembuatan rangkaian Cascading Counters di Proteus.
* Mengetahui penggunaan rangkaian Cascading Counters.
2. Alat dan Komponen [kembali]
1. Gerbang NAND (Not AND)
adalah salah satu gerbang logika dasar dalam elektronik digital. Gerbang ini menghasilkan output yang bernilai kebalikan dari output gerbang AND. Artinya, output dari gerbang NAND akan bernilai rendah (0) hanya jika semua inputnya bernilai tinggi (1). Jika ada satu atau lebih input yang bernilai rendah (0), maka outputnya akan bernilai tinggi (1).
2. Gerbang NOT
Gerbang NOT, juga dikenal sebagai gerbang inverter, adalah salah satu gerbang logika dasar dalam elektronik digital. Fungsi utama gerbang ini adalah untuk membalikkan nilai logika inputnya.
3. IC74154
IC 74154 adalah sebuah dekoder/demultiplekser 4-ke-16 saluran, yang berarti perangkat ini dapat mengambil input 4-bit dan menghasilkan satu dari 16 output aktif rendah. IC ini sering digunakan dalam aplikasi yang memerlukan pemilihan satu dari banyak jalur, seperti dalam memori atau pengendalian perangkat.
4. Counter
Counter dalam sistem digital adalah rangkaian logika yang digunakan untuk menghitung jumlah pulsa atau sinyal. Mereka biasanya digunakan untuk mengukur waktu, menghasilkan frekuensi, atau menghitung peristiwa dalam berbagai aplikasi elektronik dan komputer.
3. Dasar Teori [kembali]
* Casscading Binary Counters
Untuk membuat penghitung UP multitahap, semua tahap penghitung dihubungkan dalam mode UP hitungan. Jam diterapkan ke input jam penghitung orde terendah, UP hitungan terminal (TCU), juga disebut carry-out (Co, penghitung ini diterapkan ke input jam tahap penghitung yang lebih tinggi berikutnya
dan proses berlanjut. Jika diinginkan untuk membangun penghitung DOWN multitahap, semua penghitung dihubungkan dengan kabel sebagai DOWNcounter, jam diterapkan ke input jam penghitung orde terendah dan terminal count DOWN (TCD), juga disebut peminjaman (Bo , dari penghitung orde terendah diterapkan ke input jam dari tahap penghitung yang lebih tinggi berikutnya. Proses berlanjut dengan cara yang sama, dengan output TCD dari tahap kedua memberi makan input jam dari tahap ketiga dan seterusnya. Modulus dari susunan penghitung multitahap sama dengan hasil kali modulus dari masing-masing tahap. Gambar 11.20(a) dan (b) masing-masing menunjukkan susunan dua tahap dari penghitung UP dan DOWN sinkron empat-bit masing-masing.
*Cascading BCD Counters
Penghitung BCD digunakan saat aplikasi melibatkan penghitungan pulsa dan hasil penghitungan akan ditampilkan dalam bentuk desimal. Penghitung BCD satu tahap menghitung dari 0000 (ekuivalen desimal ‘0’) hingga 1001 (ekuivalen desimal ‘9’) dan dengan demikian mampu menghitung hingga maksimum sembilan pulsa. Output dalam penghitung BCD dalam bentuk desimal berkode biner (BCD). Output BCD memerlukan
untuk didekodekan dengan tepat sebelum dapat ditampilkan. Dekode penghitung telah dibahas di bagian sebelumnya. Kembali ke pertanyaan tentang penghitungan pulsa, lebih dari satu tahap penghitung BCD perlu digunakan dalam pengaturan kaskade agar dapat menghitung hingga jumlah pulsa yang lebih besar. Jumlah tahap penghitung BCD yang akan digunakan sama dengan jumlah digit desimal dalam jumlah maksimum pulsa yang ingin kita hitung. Dengan jumlah maksimum 9999 atau 3843, keduanya memerlukan pengaturan penghitung BCD empat tahap dengan setiap tahap mewakili satu digit desimal. Gambar 11.21 menunjukkan pengaturan kaskade empat tahap penghitung BCD. Pengaturan tersebut bekerja sebagai berikut. Awalnya, keempat penghitung berada dalam keadaan semua 0. Penghitung yang mewakili digit desimal tempat 1 diberi clock oleh sinyal berdenyut yang perlu dihitung. Flip-flop yang berurutan diberi clock oleh MSB dari tahap penghitung sebelumnya. Sembilan pulsa pertama membawa penghitung tempat 1 ke 1001. Pulsa kesepuluh mengatur ulang ke 0000, dan transisi ‘1’ ke ‘0’ pada MSB penghitung tempat 1 menggerakkan penghitung tempat 10. Penghitung tempat 10 di-clock pada setiap pulsa clock input kesepuluh. Pada pulsa clock keseratus, MSB penghitung 10 membuat transisi ‘1’ ke ‘0’ yang menggerakkan penghitung tempat 100. Penghitung ini di-clock pada setiap pulsa clock input keseratus berikutnya. Pada pulsa clock input keseribu, MSB penghitung 100 membuat transisi ‘1’ ke ‘0’ untuk pertama kalinya dan menggerakkan penghitung tempat 1000. Penghitung ini kemudian di-clock pada setiap pulsa clock input keseribu berikutnya. Dengan latar belakang ini, kita selalu dapat mengetahui status output dari pengaturan kaskade.
Misalnya, segera setelah pulsa jam masukan ke-7364, status penghitung BCD 1000, 100, 10, dan 1 masing-masing akan menjadi 0111, 0011, 0110, dan 0100
3a. Contoh Soal
Sebuah sistem digital menggunakan cascading counter 4-bit dengan flip-flop JK yang bekerja pada falling edge dari clock. Input clock eksternal memiliki frekuensi 16 kHz. Sistem dirancang sedemikian rupa sehingga setiap flip-flop mengubah statusnya pada tepi jatuh (falling edge) dari clock inputnya.
- Tentukan frekuensi output dari masing-masing flip-flop (FF1, FF2, FF3, dan FF4).
- Jika counter dimulai dari keadaan 0000, tentukan keadaan counter setelah 32 siklus clock dari input clock eksternal.
Jawaban:
Frekuensi output dari masing-masing flip-flop:
- FF1: 16 kHz (sesuai dengan input clock eksternal)
- FF2: 8 kHz (frekuensi dari FF1 dibagi dua)
- FF3: 4 kHz (frekuensi dari FF2 dibagi dua)
- FF4: 2 kHz (frekuensi dari FF3 dibagi dua)
Keadaan counter setelah 32 siklus clock:
- Setelah 32 siklus clock dari input clock eksternal, FF1 akan mengalami 32 toggle, FF2 akan mengalami 16 toggle, FF3 akan mengalami 8 toggle, dan FF4 akan mengalami 4 toggle.
- Karena counter dimulai dari keadaan 0000, setelah 32 siklus clock keadaan counter akan kembali ke 0000 (karena 32 siklus adalah kelipatan dari 16, yang merupakan jumlah maksimum hitungan dari 4-bit counter).
3b. Example
1. Tentukan modulus penghitung yang dapat diatur sebelumnya yang ditunjukkan pada Gambar 11.23. Jika penghitung awalnya berada dalam keadaan 0110, bagaimana keadaan penghitung segera setelah pulsa jam kedelapan?
Jawab:
• Penghitung yang dapat disetel sebelumnya ini telah dihubungkan sebagai penghitung DOWN.
• Input data yang disetel sebelumnya adalah 0110.
• Oleh karena itu, modulus penghitung adalah 6 (ekuivalen desimal dari 0110).
• Sekarang, penghitung awalnya berada dalam status 0110.
• Oleh karena itu, pada akhir pulsa jam keenam, segera setelah tepi terdepan pulsa jam keenam, penghitung akan berada dalam status 0000.
• Transisi TINGGI-ke-RENDAH pada output TCD, yang bertepatan dengan tepi belakang pulsa jam keenam, memuat 0110 ke output penghitung.
• Oleh karena itu, segera setelah tepi terdepan pulsa jam kedelapan, penghitung akan berada dalam status 0100.
2. Gambar 11.22 menunjukkan susunan kaskade dua 74190. Kedua penghitung UP/DOWN dihubungkan sebagai penghitung UP. Bagaimana status logika keluaran yang ditetapkan sebagai A, B, C, D, E, F, G, dan H setelah pulsa jam ke-34?
Jawab:
Susunan kaskade pada dasarnya merupakan penghitung BCD dua tahap yang dapat menghitung dari 0 hingga 99.
Penghitung yang ditunjukkan di sebelah kiri membentuk penghitung tempat 1, sedangkan yang di sebelah kanan adalah penghitung tempat 10. Jam riak (output RC yang diaktifkan secara internal oleh terminal count TC mencatat 10’s place counter pada pulsa jam kesepuluh dan selanjutnya pada setiap pulsa jam kesepuluh berikutnya. Pada akhir pulsa jam ke-34, counter 1 menyimpan ekuivalen biner ‘4’ dan counter 10 menyimpan ekuivalen biner dari ‘3’. Oleh karena itu, status logika dari output A, B, C, D, E, F, G dan H akan menjadi 0, 0, 1, 0, 1,1, 0 dan 0 secara berurutan.
3c. Pilihan Ganda
1. Sebuah cascading counter 3-bit terdiri dari tiga flip-flop yang terhubung secara berurutan. Setiap flip-flop merupakan flip-flop D yang bekerja pada rising edge dari clock. Input clock eksternal memiliki frekuensi 10 kHz.
Berapakah frekuensi output dari flip-flop ketiga (FF3) dalam rangkaian ini?
a) 10 kHz
b) 5 kHz
c) 2.5 kHz
d) 1.25 kHz
Jawaban: d) 1.25 kHz
Penjelasan:
- FF1 memiliki frekuensi 10 kHz (sesuai dengan input clock eksternal).
- FF2 memiliki frekuensi 5 kHz (frekuensi dari FF1 dibagi dua).
- FF3 memiliki frekuensi 2.5 kHz (frekuensi dari FF2 dibagi dua).
- FF4 memiliki frekuensi 1.25 kHz (frekuensi dari FF3 dibagi dua).
2. Sebuah cascading counter 4-bit terdiri dari empat flip-flop JK yang terhubung secara berurutan dan bekerja pada falling edge dari clock. Jika counter dimulai dari keadaan 0000 dan menerima input clock dengan frekuensi 32 kHz, setelah berapa siklus clock input keadaan counter akan kembali ke 0000?
a) 8
b) 16
c) 32
d) 64
Jawaban: d) 64
Penjelasan:
- Sebuah counter 4-bit memiliki 2^4 = 16 keadaan yang berbeda (dari 0000 hingga 1111).
- Setelah 16 siklus clock, counter akan kembali ke keadaan semula (0000).
- Oleh karena itu, setelah 64 siklus clock (4 kali 16 siklus), counter akan kembali ke keadaan 0000.
Tidak ada komentar:
Posting Komentar