PERCOBAAN 1 KONDISI 8

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian

3. Video

4. Prinsip Kerja Rangkaian  

5. Link Download

1. Kondisi[Kembali]

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care led diganti logicprobe

2. Gambar Rangkaian[Kembali]

3. Video Simulasi[Kembali]

4. Prinsip Kerja Rangkaian[Kembali] 

terdapat 2 ic yaitu:

IC 7474 (D Flip-flop)

IC 7474 merupakan jenis D (Data) Flip-flop, yang bertujuan menyimpan bit data (0 atau 1) berdasarkan sinyal input D dan kondisi sinyal clock (CLK). Beberapa karakteristik penting dari IC 7474 adalah:

1. Input D - Sinyal data yang akan disimpan. Nilai yang diterima pada input D akan dioperasikan menuju output Q saat sinyal clock aktif.
2. Reset (R) - Input yang digunakan untuk menghapus atau mengembalikan output ke kondisi awal (0). Ketika sinyal reset aktif, output Q akan berubah menjadi 0, tanpa memperhatikan sinyal lain.
3. Set (S) - Input yang digunakan untuk langsung menetapkan output Q menjadi 1. Ketika sinyal set aktif, Q akan menjadi 1, tanpa memperhatikan sinyal D atau CLK.
4. Clock (CLK) - Sinyal clock yang mengontrol kapan IC akan aktif atau menyimpan data. Pada IC 7474, clock aktif pada sinyal tinggi (high), sehingga data dari D akan diteruskan ke output Q saat transisi positif (low ke high) pada clock.
5. Output Q dan Q' - Output Q adalah hasil keluaran dari flip-flop, yang menyimpan data sesuai dengan sinyal D saat CLK aktif. Q' merupakan kebalikan dari Q, selalu menunjukkan nilai berlawanan dari Q.

IC 74LS112 (JK Flip-flop)

IC 74LS112 adalah jenis JK Flip-flop, yang mirip dengan D Flip-flop namun memiliki dua input, J dan K, yang memungkinkan lebih banyak mode operasi (set, reset, toggle, dan hold). Beberapa karakteristik penting dari IC 74LS112 adalah:

1. Input J dan K - Input ini berfungsi untuk mengatur data yang akan disimpan pada flip-flop. Tergantung pada kondisi J dan K, output bisa menjadi 1, 0, atau bahkan berubah (toggle). Kombinasi input JK memungkinkan empat kondisi:
   • J = 0 dan K = 0: output tetap (hold).
   • J = 0 dan K = 1: reset (output Q menjadi 0).
   • J = 1 dan K = 0: set (output Q menjadi 1).
   • J = 1 dan K = 1: toggle (output Q berubah menjadi kebalikannya).
2. Reset (R) - Input yang langsung menghapus output Q ke 0, tanpa memperhatikan kondisi input lainnya.
3. Set (S) - Input yang menetapkan output Q menjadi 1 tanpa memperhatikan input lainnya.
4. Clock (CLK) - Sinyal clock yang mengatur kapan data pada J dan K diteruskan ke output Q. Pada IC 74LS112, clock aktif pada sinyal rendah (low), artinya perubahan pada output akan terjadi saat transisi dari high ke low pada clock.
5. Output Q dan Q' - Q merupakan keluaran utama, sedangkan Q' adalah kebalikannya.

    setiap input pada ic dihubungkan ke saklar yang terhubung ke power (1) dan ground (0) untuk mengatur logika sesuai kondisi yang diinginkan. Rangkaian D flip-flop dan JK flip-flop pada percobaan kondisi 13 berdasarkan kondisinya itu berada dalam keadaan reset (R) yang akan mengatur ulang (menghapus) output Q ke 0. Sehingga saklar B2-B6 = dont care, karena tidak akan memengaruhi output sama sekali. Output Q yang dihasilkan selama D flip-flop dan JK flip-flop berada dalam keadaan reset akan tetap bernilai 0.

5. Link Download[Kembali]

rangkaian [download]

video simulasi [download]