PERCOBAAN 2 KONDISI 11




1. Kondisi[Kembali]

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan 2 dengan ketentuan input B0=0, B1=1, B2=don’t care

2. Gambar Rangkaian[Kembali]


3. Video Simulasi[Kembali]



4. Prinsip Kerja Rangkaian[Kembali] 

IC 74LS112 (JK Flip-flop)

  1. Input J dan K - Sinyal J dan K adalah input utama yang menentukan fungsi dari IC 74LS112 dalam setiap siklus clock. Keduanya memiliki fungsi sebagai berikut:

    • J = 0, K = 0: Output Q akan mempertahankan nilai sebelumnya (hold).
    • J = 0, K = 1: Output Q akan di-reset menjadi 0.
    • J = 1, K = 0: Output Q akan di-set menjadi 1.
    • J = 1, K = 1: Output Q akan berubah menjadi kebalikannya atau toggle (beralih dari 0 ke 1 atau sebaliknya).

    Pada beberapa kasus, J dan K dapat dianggap serupa dengan input T (toggle) karena salah satu kemampuannya untuk membalikkan kondisi output saat J dan K keduanya diatur ke 1.

  2. Reset (R) - Input reset digunakan untuk mengembalikan output Q ke kondisi 0 tanpa memperhatikan kondisi J, K, atau clock. Jika reset aktif, Q langsung menjadi 0 dan Q' menjadi 1.

  3. Set (S) - Input set digunakan untuk menetapkan output Q menjadi 1 tanpa memperhatikan kondisi lainnya. Ketika set aktif, Q langsung menjadi 1 dan Q' menjadi 0.

  4. Clock (CLK) - Sinyal clock berfungsi untuk mengendalikan kapan data dari input J dan K diteruskan ke output Q. Pada IC 74LS112, clock ini aktif pada sinyal rendah (low atau transisi dari high ke low), sehingga output hanya akan berubah saat terjadi transisi negatif (falling edge) pada sinyal clock.

  5. Output Q dan Q' - Output Q adalah sinyal keluaran utama dari flip-flop yang menyimpan status yang diatur oleh kondisi input J, K, dan sinyal clock. Q' adalah kebalikan dari Q, sehingga jika Q adalah 1, maka Q' akan 0, dan sebaliknya.

setiap input pada ic dihubungkan ke saklar yang terhubung ke power (1) dan ground (0) untuk mengatur logika sesuai kondisi yang diinginkan. Rangkaian T flip-flop pada percobaan kondisi 2 berdasarkan kondisinya itu berada dalam keadaan reset (R) yang akan mengatur ulang (menghapus) output Q ke 0. Sehingga saklar B2 = dont care, karena tidak akan memengaruhi output sama sekali. Output Q yang dihasilkan selama T flip-flop berada dalam keadaan reset akan tetap bernilai 0.

5. Link Download[Kembali]

rangkaian [download]
video simulasi [download]

Tidak ada komentar:

Posting Komentar